e, e, e

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

DeepChipのSubject: Cadence says it's strong in Specman "e" yet language neutralでは、
e, e, e, e, eと本当に、e だらけ。

数年前から、SynopsysとMentorは、e to SystemVerilogのサポートするためのプログラムをやっています。
また、e to SystemVerilogだけでなく、SynopsysではVCSでeをサポートしているような。

e to SystemVerilogにて、SystemVerilogへの移行が進まない理由がこの記事に書いてあります。

一言で、生産性が落ちるから

検証言語やメソドロジを導入する理由は、生産性を高めるため。
なので、生産性が落ちるのがわかっているのに、SystemVerilogに移行するのはナンセンスということに。

私もそう思います。既に経験値が大きく有り、それなりの資産があるのなら、eの方がいい。

ただし、e と SystemVerilog どっちかいい？と、聞かれたら、SystemVerilogと答えます。
なぜなら、e は供給側が1社だから。SystemVerilogは選択肢いっぱいあるので。。。

検証、Verification、Cadence、e