SystemVerilogで導入されたpackage、あまり使わないと思っているあなた
結構使われています。
結構使われています。
OVM/UVM、OVM/UVM関連ライブラリ、そして、AlteraのAvalon Verification Libraryでも。
で、どのようにpackageを使えばいいのか?
そんな、ヒントにSystemVerilog Coding Guidelines: Package import versus `include はいかがでしょうか?
そんな、ヒントにSystemVerilog Coding Guidelines: Package import versus `include はいかがでしょうか?
C++のnamespaceと似ていますが、微妙に違うpackage、ちょっと調べてみてはいかが?
検証、Verification、SystemVerilog