Vengineerの妄想(準備期間)

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SystemVerilog Coding Guidelines: Package import versus `include


SystemVerilogで導入されたpackage、あまり使わないと思っているあなた
結構使われています。

OVM/UVM、OVM/UVM関連ライブラリ、そして、AlteraのAvalon Verification Libraryでも。

で、どのようにpackageを使えばいいのか?
そんな、ヒントにSystemVerilog Coding Guidelines: Package import versus `include はいかがでしょうか?

C++namespaceと似ていますが、微妙に違うpackage、ちょっと調べてみてはいかが?

検証、Verification、SystemVerilog