Active-HDL Designer Editionを50%オフでご提供！

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ModelSim XEが無くなるに対応して、Aldecがキャンペーンを始めました。

    Active-HDL Designer Editionを50%オフでご提供！

    Nodelock 1 Year Term : \ 99,000 （税別）
    Floating 1 Year Term : \123,750 （税別）

    ・混在言語対応シミュレータ

      * VHDL IEEE 1076 (1987, 1993, 2002 and 2008)
      * Verilog?? HDL IEEE 1364 (1995, 2001 and 2005)
      * SystemVerilog IEEE 1800 (デザイン)

20万円で2ライセンス、使えます。お得でしょう？

検証、Verification、Aldec、FPGA