Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

Assertion-Based Verification IP (ABVIP)



ケイデンスVIPの多くは、e言語で実装されているようですが、
このABVIPはSystemVerilogで実装されているようです。

Assertion-Basedに対応するために、SystemVerilog Assertion にて記述されているようですね。

最近のケイデンスの検証関連では、フォーマルを積極的に使うようなツールが多いです。
先日のCDN Live! 2012のセッションでもいくつか紹介されていました。

当面は、eベースのVIPも使われていくのでしょうが、
重複しているものはメンテナンスされなくなるのでしょう。

特にこのブログにもあるように、AMBA関連などは。。。

検証、Verification、 Cadence