What Does SystemC Mean for Design and Verification?

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

What Does SystemC Mean for Design and Verification?では、
GateからRTLに移行したように、RTLからSystemCに移行について。

RTL => Gate では

    ・論理合成
　　・等価性検証

によって、当たり前になった。

SystemC => RTL でも

　　・高位合成
　　・等価性検証

が無いと、辛い。

それに加えて、IPベース開発において、SystemCベースのIPとそれに等価なRTL IPが必要。
これは、RTL => Gateでの移行ではブロックレベルの実装に利用した(している)が、
SystemC => RTLは、ブロックレベルの実装だけでなく、チップレベル(SoC)の実装にも適応する。

そうなると、やっぱり、検証が必要。ということで、ケイデンスは

　　・UVM (VIPを含むSystemCモデルも利用可能)
　　・シミュレータ:IES (SystemC/RTLに対応)
　　・バーチャルプラットフォーム

を提供できますよ。

検証、Verification、Cadence、SystemC