DVConのテクニカルチュートリアルのビデオ

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

今日から7月ですね。
今年も半分終了しました。
でも、まだ半分残っていますね。

Technical Tutorial: "Cut Your Design Time in Half with Higher Abstraction"

登録が必要だけど。

6パートに分かれているようです。

　Part 1: How High-level Synthesis Works: An Intro for Hardware Designers
　Part 2: The Proposed Accellera SystemC Synthesizable Subset
　Part 3: High-Level Synthesis and Verification
　Part 4: HLS in the Wild — Intel's Experience
　Part 5: HLS for the FPGA/Programmable Market
　Part 6: SystemC Synthesis Standard: Which Topics for Next Round?

高位合成ですね。

もう一つは、Technical Tutorial: "UVM Tips and Tricks Plus Preparing for IEEE UVM"

こちらは、UVMを利用した検証ですね。
3パートに分かれています。

　Part 1: UVM Compile Time Tips and Tricks
　Part 2: UVM Runtime Tips and Tricks
　Part 3: Accellera Standards Update - UVM and IEEE-1800.2

VeriWorksって知らなかったので調べたら、CVCからのベンチャーのようですね。
というか、CVCって、そんなに大きいのか？

VeriWorks

おおおおおお、Board of AdvisorsにMike Mintzさんが居る。
本買って、勉強しましたわ。