UVMがIEEE 1800.2として標準化へ

Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

超久しぶりに、UVMネタ

IEEE 1800.2™ for UVM Approved as an IEEE Standard

引用
Elk Grove, Calif., April 11, 2017 -- Accellera Systems Initiative (Accellera), the electronics industry organization focused on the creation and adoption of electronic design automation (EDA) and intellectual property (IP) standards, announced today that IEEE 1800.2™ Standard for Universal Verification Methodology (UVM) has been approved by the IEEE Standards Association (IEEE-SA). The standard will be available for download later this spring at no charge under the Accellera-sponsored IEEE Get Program.    

この春、無償(Accelleraのスポンサー)でダウンロード可能に

SystemVerilogと同じですね。

ここにいろいろあります

追記)、2017.06.03
ダウンロードできるようになりました。
SYSTEM VERILOG--UNIFIED HARDWARE DESIGN, SPECIFICATION, AND VERIFICATION LANGUAGE
内容ちゃんと読んで、メールアドレス入れて、ACCEPTすればいいみたい。