Z-scale

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨日のOpenSoCFabricの資料、Emulating Future HPC SoC Architectures Using RISC-V, RISC-V Workshop January 5, 2016 –Redwood City, CAに13頁に載っていた、Z-Scale

引用
　Z-Scale 
　　‣A tiny 32-bit 3-stage RISC-V core 
　　　generator suited for microcontrollers and embedded systems 
　　‣Z-scale is designed to talk to AHB-Lite buses 
　　‣Z-scale generator also generates the interconnect between core and devices 
　　•Includes buses, slave muxes, and crossbars Tiny 32-bit RISC-V System

Githubには、ソースコードもあるよ。

ここには、5ファイルしかないね

Z-scale: Tiny 32-bit RISC-VSystems With Updates to the Rocket Chip Generatorでは、ARM Cortex-M0と比較している。動作周波数は、M0は50MHzだけど、Z-scaleは500MHz。

バスインターフェースは、AHB-Lite。12頁には、FPGA Demoもあります。
13頁では、Xilinx Spartan6 LX9 にマッピングしています。そのコードもGithubにあります。

Z-scaleを搭載したRocket Chipというものもあるね。

Z-scaleのVerilog HDL版、V-scaleなるものもありました。