Verification Engineerの戯言、
http://blogs.yahoo.co.jp/verification_engineer/4739413.htmlで書きましたが、
John Cooleyのサイト、DeepChipにDVCon 2007の検証関連の情報が更新されました。
今回は、SystemCとSysVerilogの利用状況が2005年と2007年でかなり変わったきました。
といっても、EDAベンダーや調査会社でのデータとは、いろいろな点で違いますので、注意！
2005年に比べて、SystemCの利用が減り、SystemVerilogの利用が増えた。
SystemVerilogが2005年にIEEEで標準化され、それに伴い、シミュレータベンダーがSystemVerilogの
サポートを進めた結果、SystemVerilogが検証用言語として利用可能になったためである。
RTL設計/検証をしている人たちには、SystemCよりSystemVerilogの方が利用価値が高いということ！
eやOpenVeraを知っている人たちにとって、SystemCよりSystemVerilogの方がわかりやすい。
シミュレータがサポートするSystemVerilogの機能はかなり多くなってきたので、
今年あたりで検証用言語としての地位は、SystemVerilogに決まるのではないでしょうか?
