Vengineerの妄想

人生を妄想しています。

OpenLaneを眺めてみた(その5)

はじめに

昨日の生成されたファイルを覗いてみます。

sythesis

  • designs/spm/runs/openlane_test/results/syntesis/spm.v は、論議合成のネットリストです。

floorplan

  • PDN Placement (tmp/floorplan/3-initial_fp.def)
  • IO Placement (tmp/floorplan/3-initial_fp.def => tmp/floorplan/4-io.def)

  • Tap/Decap Insertion (tmpl/floorpaln/4-io.def => results/floorplan/spm.def)

  • designs/spm/runs/openlane_test/results/floorplan/spm.def は、floorplan 後のDesign Exchange Format (DEF)のファイルです。

placement

  • PDN Generation (tmp/foorplan/6-pdn.def)
  • Global Placement (tmp/floorplan/6-pdn.def => tmp/placement/7-global.def)
  • Resize Design Optimizations (tmp/placement/7-global.def => tmp/placement/8-resizer.def)
  • Verilog HDL Netlist生成 (results/synthesis/spm.v => results/placement/spm.resizer.v)

  • Detailed Placement (tmp/placement/8-resizer.def => results/placement/spm.def)

  • designs/spm/runs/openlane_test/results/placement/spm.resie.v は、リサイズ後のネットリストです。

  • designs/spm/runs/openlane_test/results/placement/spm.def は、配置後のDEFファイルです。

　Clock Tree Synthesis

  • Verilog HDL Netlist生成 (results//placement/spm.resized.v => results/cts/spm.v)
  • Resizer Timing Optimizations (results/cts/spm.def => tmp/cts/13-resizer_timing.def)

  • Verilog HDL Netlist生成 (results/cts/spm.v => results/cts/spm.resized.v)

  • designs/spm/runs/openlane_test/results/cts/spm.resie.v は、CTS後のネットリストです。

  • designs/spm/runs/openlane_test/results/cts/13-resizer_timing.def は、CST後のDEFファイルです。

Routing

  • Resizer Timing Optimizations (tmp/cts/13-resizer_timing.def => tmp/routing/15-resizer_timing.def)
  • Verilog HDL Netlist生成 (results/cts/spm.resized.v => results/routing/spm.resized.v)
  • Detailed Placement (tmp/routing/15_resizer_timing.def => tmp/routing/15-resizer_timing.def)
  • Global Routing tmp/routing/15-resizer_timingg.def => tmp/routing/18-global.def, tmp/routing/18-globa.guide)
  • Fill Insertion (tmp/routing/18-global.def => tmp/routing/19-fill.def)
  • Verilog HDL Netlist 生成 (results/routing/spm.resized.v => tmp/routing/19-global.v)
  • Detailed Routing (tmp/ruting/19-fill.def => results/routing/spm.def)

  • Verilog HDL Netlist 生成 (tmp/routing/19-global.v => tmp/routing/21-detailed.v)

  • designs/spm/runs/openlane_test/results/routinig/spm.resized.v は、配置後のネットリストです。

  • designs/spm/runs/openlane_test/results/routinig/spm.def は、配置後のDEFファイルです。
  • designs/spm/runs/openlane_test/results/routinig/spm.sdf は、配置後のStandard Delay Format(SDF)ファイルです。
  • designs/spm/runs/openlane_test/results/routinig/spm.`ff,ss,tt}.spef は、配置後のStandard Parasitic Exchange Format(SPEF)ファイルです。

final

  • SPEF Extraction x 3
  • Static Timing Analysis x 2
  • GDSII 生成
  • GDSII 生成
  • XOR Klayout (spm.klayout.gds)
  • Magic Spice
  • Powering Verilog HDL Netlist 生成
  • Verilog HDL Netlist 生成 (tmp/finishing/31-powered_netlist.v)
  • LEF VLS
  • DRC
  • OpenROAD Antenna Rule Checker
  • CVC
  • Magic DRC Summary: (drc.rpt)
  • LVS Summary:(34-spm.lvs.lef.log)
  • Antenna Summary:(antenna.rpt)

  • (report/final_summary_report.csv)

  • designs/spm/runs/openlane_test/results/finish/spm.drc.mag

  • designs/spm/runs/openlane_test/results/finish/spm.gdsは、Graphic Design System(GDS)ファイルです。
  • designs/spm/runs/openlane_test/results/finish/spm.lef は、Library Exchange Format(LEF)ファイルです。
  • designs/spm/runs/openlane_test/results/finish/spm.lef.mag は、magic (Layoutツール)用のファイルです。
  • designs/spm/runs/openlane_test/results/finish/spm.lyp は、XMLファイルです。
  • designs/spm/runs/openlane_test/results/finish/spm.mag は、magic (Layoutツール)用のファイルです。
  • designs/spm/runs/openlane_test/results/finish/spm.spice は、SPICEファイルです

final

  • final/def/spm.def
  • final/gds/spm.gds
  • final/lef/spm.lef
  • final/mag/spm.mag
  • final/maglef/spm.maglef
  • final/sdc/spm.sdc
  • final/sdf/spm.sdf
  • final/spef/spm.spef
  • final/spi/lvs/spm.spice
  • final/verilog/gl/spm.v

各フェーズでの生成物がまとまっています。

おわりに

最終的には、designs/spm/run/openlane_test/results/final の下を見ればいいんですね。

それから、"make test" の時に、TEST_DESIGN= にて、designsの下にある他の design を指定すればいろいろと確認できるみたいです。

make test TEST_DESIGN=jpeg_encoder