はじめに
下記のブログに書いたように、Boradcomの資料からGoogle TPUのロードマップがわかりました。
今日は、TPU v6 は TSMC 3nm で作っているのかを確認していきます。
TPU のロードマップ
Broadcomの資料に下記の図が載っていました。説明のために引用します。
2024 - 2025 に、2 die のプロダクトが2つあることを示しています。
TPU v5e/v5p が TSMC 5nm なので、TPU v6 は TSMC 4nm または、TSMC 3nm になるのだと妄想しています。
Linkedin を調べていたら、見つけました
この方、TPU Hardware Engineer at Google とあり、2020年4月からGoogleです。その前は、TSMC(2017.11 - 2020.4) 、その前は Oracle (2010.2 - 2017.10) 、その前は Sun Microsystems (2000.9 - 2010.2) です。
自己紹介のs最初のところに、
• Physical and circuit design engineer with extensive experience designing high-speed, low-power, digital chips spanning many sub-micron technology nodes (including 3nm, 5nm, 7nm, 10nm, and 16nm FinFET plus older planar nodes) • Senior manager and technical lead for low-power and high-performance standard cell libraries across a wide range of technology nodes (3nm to 130nm) supporting aggressive customer specs. Cross-functional and cross-location collaboration with customers and with headquarters in Taiwan.
とあります。
TPU v5e/v5p の開発はたぶん、2020年頃から始まっているので、上記の 3nm と 5nm のプロダクトは、Google TPUっぽいです。
となると、
となりますね。
おわりに
Google san 、TSMCから Senior Techinical Manager からの人が居るので、TSMCの内情もかなり知っていることになりそうですね。。。
