Exploiting the Power of Vera:Creating Useful Class Libraries

Verification Engineerの戯言

Janickさんが「SNUG San Jose 2000」で発表した論文が「OpenVera」のサイトにあります。

「Exploiting the Power of Vera:Creating Useful Class Libraries」

http://www.open-vera.com/technical/bergeron.pdf

論文の中のVeraのコードを見てみると、そう、SystemVerilogと同じclassやprogramがあります。
また、virtual classやvirtual taskなどもあります。

そうなんです。SystemVerilogの多くはVeraから取り込んだのです。
そういう意味で、VeraからSystemVerilogへの移行はそれほど問題ないのですが、
eからSystemVerilogへの移行はそう簡単にはいかないと思います。

eからSystemVerilogへの移行をスムースにするためのセミナーが2005年に行われました。
(私も参加しました)
http://www.synopsys.com/news/announce/press2005/e_language_pr.html

この内容は、「Demos On Demand」の「ESCAPE TO SYSTEMVERILOG SEMINAR」と同じかも？
http://www.demosondemand.com/dod/training/train_snps.aspx

興味がある人はチェックしてみては?