Verification Engineerの戯言
ある決まったルールに従って書くことでテンプレートが生成されます。
パッケージの中に入っているovc.tplを見てみましょう
パッケージの中に入っているovc.tplを見てみましょう
#ovc_name| name of ovc (i.e. ahb_master)
ovc_Name| base
#ovc_item| name of item (i.e mstr_pkt)
ovc_item | base_pkt
#ovc_var | list of seq_item variables
ovc_var | rand int v1;
ovc_var | rand int v2;
#ovc_if | name of interface (i.e. mstr_if)
ovc_if | base_if
#list_of_ports: (port list for interface)
ovc_port | logic [31:0] port1;
ovc_port | logic [15:0] port2;
ovc_port | logic [15:0] port3;
ovc_name, ovc_item, ovc_var, ovc_if, ovc_portがキーワードになります。
ocv_varとocv_portは、最後にセミコロン(;)が必要になるというのがミソです。
ocv_varとocv_portは、最後にセミコロン(;)が必要になるというのがミソです。
このファイルを使って、下記のコマンドを実行します。
その下にexamplesとsvというディレクトリ内に各ファイルが生成されます。
% perl jivb.pl template=ovc.tplすると、base(ovc_nameで指定したもの)という名前のディレクトリができ、
その下にexamplesとsvというディレクトリ内に各ファイルが生成されます。
最初の一歩としては、便利ですね！
検証、Verification、SystemVerilog、OVM、Open Verification Methodology
