HLS ： EDAOnlineの記事、富士通マイクロソリューションズの事例

Verification Engineerの戯言

HLS ： 富士通マイクロソリューションズの事例に書きましたユーザー事例の記事が
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図Catapult C Synthesisを使った設計フローにある3つのC言語モデル。

この3つのC言語モデルの内、最初のモデルはアルゴリズム開発におけるモデルなので、
残りの2つのC言語モデルに書き直して高位合成ツールにかけてRTL HDLを生成するのと、
アルゴリズムから直接RTL HDLを人手で書くのとどちらが生産性が高いか？

ベテランであれば、直接RTL HDLを書いた方が速いと思う。
それは、残りの2つのC言語モデルに書き直すのと同じコトをそのベテランがやっているからである。
(どんな道具を使っているかは、人それぞれだが)

いずれ、主流はRTL HDLからCに変わっていく。
でも、アルゴリズム => H/W 記述に書き換えていくのは今後も変わらない。

この「アルゴリズム => H/W 記述」の部分が今後、設計エンジニアのよりどころになるのだろう！

検証、Verification、HLS