2010-03-24 Beneware ： Verification Studio 1.0 SystemVerilog #技術職 Verification Engineerの戯言 : SystemVerilogの世界へようこそ EDAOnlineによる、 【DATE 10】RTL設計データからSystemVerilog検証パターンを生成するツール，フィンランドBenewareが展示というツールがあるそうな。 Beneware Inc. このツールを使うと、VHDL RTLコードに対するSystemVerilogでシミュレーションパターンを生成するものを出力してくれるそうな。 これって、いいかも！一度、使ってみたいです。 関係者の方、ご連絡お待ちしております。 検証、Verification、SystemVerilog、VHDL
