Macさん、HLSを語る

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

Cadenceのブログ、&A: What Cadence Has Learned About High Level Synthesisでは、
Mike "Mac" McNamaraさんがRichard Goeringさんからのインタビューを受けるという形で、
CadenceのHLSについて語っています。

　・HLSを使っているのは、RTLとSystem Architectの間というのには、合意する。
　　System ArchitectはHLSなど使いたくない。

　・学習カーブはそれほどではないは、合意しない。
　　なぜなら、米国エンジニアは基本的にスキルアップしていかないと生きていけないので、
　　各自が学習するので学習カーブは相対的に低くなるが、
　　日本はあくまでもまだまだその領域に達していないので、学習カーブは相対的に高い。

　・チップ全体をHLSでは作っていないは、合意する。
　　60Mのチップも作り上げているというのは、もう、HLS無しには戻れない状態ではないか？
　　たぶん、今年あたりでHLSがピークになり、その後は、論理合成と同じ道を歩む。

　・マーケットは結構あると思うが、莫大になることはないと思う。
　　チップ開発数が大幅に減っているので、Design Compilerのようなお化けツールにならない。

　・SystemCの合成サブセットは標準化しても、HDLの合成サブセットと同じ運命になると思う。
　  つまり、Design Compilerがサポートするものがデファクトだったように、
　　Forteがサポートするものがデファクトである。

来年はHLS無しにはチップができない状況になると思うので、HLSブームは今年までという感じかなー。

検証、Verification、Cadence、HLS