FPGAでもHLS

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

5/18(金)に行われたケイデンス C-to-Silicon Compilerセミナー 2012での
高位合成ツールを使ったFPGA用映像処理回路の開発例については、

EDA Online：
FPGA設計の高位合成の適用で池上通信機が講演、記述方法を決めて導入の敷居を下げる by 小島さん
EDA Express：
Cadence C-to-Silicon Compilerセミナー-池上通信機のFPGA設計適用事例

で紹介されていますが、HLSを使うとFPGAからASICへの移行が非常にスムーズにいくんですね。

HDLでASIC用に書いたコードをFPGAに適応してもスピードがでなくて、
FPGA用にHDLを書き換えないといけなかったことに比べると、なんともうれしいですね。

FPGAのために高価なASIC用のHLSを導入するのはなかなか難しいですが、
既にASIC用に導入したHLSをFPGAに利用するならいんじゃないですか。

このような環境にあるFPGA開発者は、HLSを大いに利用すべきです。

ASIC用のHLSがなくても、FPGA用にはImpulse C、XilinxのAutoESLなどがあります。
XilinxのAutoESLは既に利用可能であるとTwitterで流れていました。

さあ、FPGA開発者の皆さん、HLSの世界に、どうぞ。。。

検証、Verification、FPGA、Cadence、HLS