NextOpのBugScopeとは？ - Vengineerの妄想(準備期間)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

EDA Expressの新興EDAベンダNextOpがアサーション自動生成ツール「BugScope」をリリースによると、RTLのデザインとテストベンチから機能検証用のアサーションと機能カバレッジのプロパティを自動生成してくれるそうな。

RTLデザインはともかく、テストベンチってどんなルールで書けばいいのでしょうかね！

プレスリリースによると、Alteraが既に使っているようである。
AlteraのFPGA用にIPを独自開発しているので、便利なのでしょうね！

DeepChipのESNUG 484 Item 1 [03/12/10]Subject: A first look at stealth start-up NextOp's assertion synthesisには、ホームページより詳しい情報が載っています。

RTL(Verilog HDL)、Testbench(Verilog HDL & e)がOK！

　引用

    DMA module

           Lines of RTL source code:  3,200 lines
    Properties gen'd on Initial Run:  40
               Number of Assertions:  25
           Number of Coverage Holes:  3
                       "Don't care":  12
                  BugScope run time:  8 hrs (using 2 Specman licenses)

3,200行のDMAコントローラの例では、初期のプロパティが40生成された。
BugScopreのランタイムが8時間。
む、どうやら、シミュレーションのようなことやっているような気がする。
Specmanのライセンスも使っているので、

アサーションは実装者(RTL設計者)が作るべきであるが、時間的な制約でなかなかできないようである。
そこで、このBugScopeを使って、自動的にアサーションを生成し、BusScoreのレポートを
実装者にレビューして確認をとることで、アサーションの作る時間を短く出来そうである。

ちなみに、Mentorの0-Inも同様なことをしてくれるが、アサーションのみ生成する。
カバレッジは生成してくれない。BugScopeは、アサーションとカバレッジホールを見つけてくれる。

検証、Verification、Assertion

NextOpの関係者の方、非常に興味があります。ご連絡、お待ちしております。

連絡先は、 Verification.Engineer <<G-mail>>