ActiveProp

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

既に、
【Jasperの新製品「ActiveProp」は3種類のプロパティを自動生成
と
Jasper，設計データとシミュレーション結果からSVA形式のアサーションを自動生成するツールを発表
でレポートがありましたが、
EDSFair2011にて、Jasper Technologyが先日アナウンスしたActivePropを見てきました。

ActivePropが必要なものは？

    ・RTL(現状は、Verilog HDL)
　　・simulation information
　　　(波形データで、FSDBとVCD、またはPLI経由でシミュレータとリンクも可能)

です。

この2つを読み込んで、ユーザは、

    ・RTLのどこを見るか(階層や信号群)

を決めます。

あとは、ActivePropががんばって、出してくれます。

    ・SVA(SystemVerilog Assertion)
    ・HTMLレポート

をそれも、SVAは

　　・assert
　　・assume
　　・cover

の3種類。

今やレポートは、HTMLフォーマット。これにすれば、ブラウザがViewerになるので！

ActivePropは、SVAを出力するだけでなく、シミュレーション情報から生成したcoverの達成度も出してくれます。
coverにホール(まだシミュレーションしていない部分)が見つかれば、それはそれで嬉しいですね！
そのために、シミュレーション情報は1つだけでなく、複数読み込むことができます。

生成されたSVAは、あくまでも初めの一歩として使うので、完璧ではありません。
でも、いままでSVAを書いたことが無い人でも直ぐに使えるというところが"いいね！"って感じです。

それから思います。

検証、Verification、Assertion