VHDLでSVAを使うと

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SystemVerilog Assertions for VHDLでは、
SystemVerilog AssertionをVHDLコードに適応すると、
VHDLの出力ポートをSVAの入力ポートにバインドするとポートがミスマッチしてエラーになるということです。

VHDL-2008になると、出力ポートから読み出すのもOKとしているようですが、
ツールが対応していないとダメね！

VHDLでは、まだまだ、PSLなのでしょうかね？

ということで、調べてみました。Synopsysのサイトに
Ben CohenのSystemVerilog Assertions for Mixed-Language Supportというものがありました。
Verification GuildにもSVA Assertions on VHDL coresというものがありました。

検証、Verification、SystemVerilog、Assertion