Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SystemVerilog Assertions for VHDLでは、 SystemVerilog AssertionをVHDLコードに適応すると、 VHDLの出力ポートをSVAの入力ポートにバイン…