2010 FPGA Journal Survey Results on Verification and Debugging

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

GateRocketに2010 FPGA Journal Survey Results on Verification and Debuggingというものがあります。
PDFファイルで7ページもの。

FPGA開発におけるビルド回数のデータがPage.3のグラフにあります。
20回までが4割。50回までで7割ですが、100回以上が1割もあります。100回ですよ！
同じページに1回の合成配置配線にかかる時間のグラフがあります。
2時間未満(1/3)。2-4時間(1/3)。4-8時間(2割)。8-16時間(1割強)、そして、1-2日(1割弱)

実際にかかる時間はビルド時間x1回にかかる時間なので、かなりの時間がかかっているわけです。
これって、合成配置配線、地獄に書いたものの裏付けになりますね！

これを改善するのが、GateRocketが提供するソリューションということになるようです。

検証、Verification、FPGA