Device Native FPGA Verification and Debugというビデオを見てみました。
・HDLシミュレーションは非常に遅い ・FPGAデバッグ時間が長くなっている&これからはもっと悪化する ・合成配置配線の時間が長くなり、1日に1回しかできない ・IP関連が大変を解決するためにGateRocketのソリューションを利用しましょう！というビデオです。
・1つのバグを見つけるのに平均30.1時間かかっている。 ・合成配置配線のビルド回数の平均は118回 ・デバッグの平均時間は、3551時間(148日)といっていますが、ちょっとかかりすぎだと思います。つまり、きちんと検証していないんです。
検証、Verification、FPGA
