ModelSim 6,6c Altera Edition & UVM 1.0.1 p0

Verification Engineerの戯言 : Twitter、Twitter新聞：Daily Vengineer's
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

サンプルコード（examplesディレクトリ）をModelSim 6.6 Altera Editionでシミュレーションしてみました。
シミュレーション結果が正しいかどうかまでは確認していません。

なお、ランダム生成(=> random)をしているものは、ライセンスが無いため、シミュレーションはできません。

  simple
    basic_example
      event_pool
      module
      pkg
    callbacks
    configuration
      automated
      manual
    factory (=> random)
    hello_world (=> random)
    interface
    objections
    phases
      basic(=> random)
      run_time(=> random)
      timeout: programのためエラー、moduleに直して、OK！
    sequence
      basic_read_write_sequence
    registers
      primer : programのためエラー、moduleに直して、OK！
      sequence_api : programのためエラー、moduleに直して、OK！
      vertical_resuse : programのためエラー、moduleに直して、OK！
    tlm1
      bidir
      fifo
      hierarchy(=> random)
      producer_comsumer
    tlm2
      blocking_simple: programのためエラー、moduleに直して、OK！
      nonblocking_simple : programのためエラー、moduleに直して、OK！
      systemC (systemC記述があるため、できず）
      temporal_decoupling
    trivial

  integrated
    codec(=> random) : programのためエラー、moduleに直して、OK！
    ubus/examples(=> random) 

ModelSim 6.6c Altera Edition では、
program/endprogramを使っているプロジェクトをvsimを実行するとロードエラーになります。
program/endprogramをmodule/endmoduleに変更して、
再度、コンパイル後、vsimを実行すればロードエラーはなくなります。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology