SystemVerilogがXXだって？

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

JLGrayさんのブログ：UVM and the Death of SystemVerilogに対して、
ケイデンスのTomさんのブログ：Rumors of SystemVerilog’s Death Have Been Greatly Exaggeratedと。

EDAツールや検証コンサルタントとしては、いろいろな言語やメソドロジーがあるより、
統一されている方がいいのか？
それとも、独自のものがいいのか？
なかなか難しいところ。

でも、言語がSystemVerilogに統一してしまった現状では、それを利用するのがベスト？
そのSystemVerilogを使ったメソドロジーであるUVMを利用するのもベスト？

SystemVerilogはいろいろなベンダから提供された技術を集めて、
みんなの意見を調整して決まった標準言語です。
だから、一貫性など無いんです。そこに一貫性を求めてはいけません。
それがいやなら、自分で作っちゃいえばいいのです。できるのであれば。

作れないのであれば、SystemVerilogの使いたい部分をうまく使えばいいのです。
ただそれだけです。

私はSystemVerilogがベストな言語だとは思っていませんが、
手に入るシミュレータで利用できるのは非常に便利だし、お得です。

UVMも同じです。何しろ、OVMとVMMを一緒にしちゃったんですから。
AVMであれば、それほど難しくなかったですが、
OVMは結構複雑ですし、VMMはJanickさんの思いがたっぷりです。
それを簡単に取り込むことができるはずはありません。
それなりに勉強は必要だし、
自分のアプリケーションをUVMに合わせるか、
UVMの使い方を自分のアプリケーションに合わせるかするしかありません。

言語オタクでないのなら、SystemVerilogを使いましょう！
MatzがRubyを作ったように、自分の言語が作れるのなら、作りましょう！
ちなみに、RVMのVeraは日本人が作りました。
できないことは無いのですが、この車輪の再発明に意味があるかを考えましょう！

検証、Verification、SystemVerilog