来年のDesign Solution Forum！

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

5th RISC-V Workshop Proceedings November 29-30, 2016の
スライドおよびビデオが公開されました。

年末年始のひと時に、ちょこっと、いや、頑張って読みましょう。
見ましょう。って

前フリがRISC-Vですよね。

なので、当然というか、Twitterで宣言しているので、
はい！

来年のDesign Solution Forumでは、

RISC-Vを取り上げることになりました。

既に2名の講演者が決まっています。
1トラックで5つのエンジニアセッションを設けています。
あと3名の講演者にお願いできれば、1つのトラックをRISC-Vにできます。
このトラックで参加すれば日本での「RISC-V」のすべてッて感じにしたいです。

日本で、今、こういう企画を実現できるのは、

「Design Solution Forum」だけです。

その他にも幾つか企画を考えていますので、皆さんも楽しみにしてくださいね。

それから、昨年と今年に行った「高位合成をディスカッションする会」ですが、
午前と午後の2回での参加になるので、出たいのだが、出てしまうと、
聞きたいセッションが聞けないので参加できず。というご意見が多かったです。
なので、来年は、2時間程度の1回にしてやろうかな？と思っています。
ただし、ファシリテーターをやっていただける人がいればの話ですが。。。