FPGA IP

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Acceleration for SoCs, MCUs, DataCenters & more

FPGA IPを提供しているFlex-Logicのブログ

下記の図は、上記のブログから引用

AHB/ABPのローカルバスだけでなく、AXIに直結できるようです。

EFLX as an Accelerator on AHB/AXI Busによると、
EFLX 100 Coreは96LUTだが、FLEX Gen2は2520LUTと大幅に増加！DSPコアでは1880LUT + 40 DSPs

ブログの下のほうに、アプリケーションノートとして、Verilog HDLのコードもありますよ。

引用
  Bus interfaces:

    AHBmaster_wrapper_tb.v
    AHBmaster_wrapper.v
    APBslave_wrapper_tb.v
    APBslave_wrapper.v
    AXI_master_slave_wrapper_tb.v
    AXImaster_wrapper.v
    AXIslave_wrapper.v

  Accelerators:

    AES_cipher_top.v
    FFT256_spiral.v
    JPEG_top.v
    SHA256.v