Ground-Referenced Signaling(GRS)、VLSI2018での発表論文:Hardware-Enabled Artificial Intelligence
GTC 2019にて発表があった「RC 18」
RC 18だけでなく、実は、RC 17 もあるんですよ。
この資料の9頁目に、RC 17、TSMC 16nmにて。
を解決するために、
これは、後藤さんの記事にも出てきた図にある (MatchLib) と (Latency-Insensitive Channels)
もね。。。
論文も見つけたよ。
ASYNC 2015、A Pausible Bisynchronous FIFO for GALS Systems
ASYNC 2016、Modeling and Analysis of Power Supply Noise Tolerance with Fine-grained GALS Adaptive Clocks
論文も見つけたよ。
ASYNC 2015、A Pausible Bisynchronous FIFO for GALS Systems
ASYNC 2016、Modeling and Analysis of Power Supply Noise Tolerance with Fine-grained GALS Adaptive Clocks
RC 17は、Programmable ML Inference Accelerator in TSMC 16FF++、として2016年に開発し、
RC 17bとしてGF 14nmに。
RC 18は、Optimized DL Inference Acceleratorとして2018年6月にTape outして、現在評価中。
RC 17bとしてGF 14nmに。
RC 18は、Optimized DL Inference Acceleratorとして2018年6月にTape outして、現在評価中。
そして、Future work
• Release MatchLib open source, refine and expand librariesとあって、公開されているかな?と思ってみて、調べてみたら、公開されていました。
ACKNOWLEDGEMENTS には、
Thanks to the Mentor Graphics Catapult HLS team for discussions and support: Bryan Bowyer, Stuart Clubb, Moises Garcia, and Khalid Islam.とあるので、C++/SystemCモデルは、MentorのCatapult HLSを使って、RTLにしたのね。
INVITED: A Modular Digital VLSI Flow for High-Productivity SoC DesignのTable 3: Design Toolsに
HLS compiler Mentor Graphics Catapult HLS v10.0a C++ Coverage tool Testwell CTC++ 8.1 Verilog simulator Synopsys VCS mx-2015.09 Logic Synthesis Synopsys Design Compiler Graphical v2013.12 Place and Route Synopsys ICC2 v2014.12とあるので、やっぱり、Catapult HLS なのね。
Mentorのサイトでは、NVIDIA: Design and Verification of a Machine Learning Accelerator SoC Using an Object-Oriented HLS-Based Design FlowというWebinarが公開されています。
ただし、ユーザー登録は必要です。
この資料 : CIRCUIT REALIZATION AT FASTER TIMESCALES (CRAFT)での発表と同じBrucek Khailanyさんですよ。
ただし、ユーザー登録は必要です。
この資料 : CIRCUIT REALIZATION AT FASTER TIMESCALES (CRAFT)での発表と同じBrucek Khailanyさんですよ。
P.S
MarchLib : Catapult HLS のヘッダファイルを使うので、Catapult HLS のライセンスが無いと使えない。。。
MarchLib : Catapult HLS のヘッダファイルを使うので、Catapult HLS のライセンスが無いと使えない。。。