Verification Engineerの戯言 第3弾は、VeraおよびJedaの開発者であるKasuya氏の2件の特許です。 Verification system for Circuit simulator Verification system for simulator まさにシミュレータのための検証システムそのものです。 検証、Verification

Verification Engineerの戯言 第2弾は、Verification Methodology Manual for SystemVerilogの著者のひとりであるAndrewさんの特許です。結果です。全部で6件です。この中でも注目したのは、Simulating program instruction execution and hardware device o…

Verification Engineerの戯言 Google Patent Searchで、Janickさんの特許を調べてみました。結果です。 1件は、Writing Testbenches-Functional Verification of HDL Modelsを参考資料としているだけですので、もう1件が特許のようです。 Transaction based …

Verification Engineerの戯言 GoogleおよびYahoo Japanで、"Verification Engineer"、"verification engineer"を検索してみると、なんと、どちらとも、このブログがトップになります。うれしい！ 1年間、ひたすら、ブログにVerification Engineerの戯言を入…