Verification Engineerの戯言
3大EDAベンダーであるCadence、Synopsys、Mentorのうち、
SynopsysのVMM、MentorのAVMは、調べたが、CadenceのURMはいったいどんなものだろうと
いうことで、googleで検索してみました。
すると、韓国で今年5月に行われたセミナーの資料がPDFで公開されていました。
http://www.itworld.co.kr/event/cadence/tot2007/download/A_0.pdf
この資料によると、URMはUnversal Reuse Methodologyの略で、
e/SystemVerilog/SystemC/Verilog HDL/VHDLに適応できるようです。
Verisity社を買収し、eRM(e Reuse Methodology), eVC(e Verification Component)を
ベースに、SystemVerilogでも使えるようにしたようです。
ｅRM -> URM, eVC -> uVC(Universal VC)に変身。
URMをSystemVerilogに適応する場合は、2種類で対応する。
1)、Module-based with Classes
classは、データのモデリングに使用する
検証コンポーネント(VC)は、moduleベース
CadenceのVIP(Verification IP)は、eVC + module
RTLデザイナ向き
2)、Class-based
検証コンポーネント(VC)は、classで実装
URM Class Library
検証スペシャリスト向け
Module-basedではなく、program-basedにしないのはなぜ？
(Moduleだと、レースコンディションが発生する可能性は残るから)
