はじめに
Hotchipにて、Google TPU Ironwood (v7) のブロック図が公開されたようです。
Xにそのブロック図が載っていたので記録に残します。
TPU の ブロック図は、v4/v4i 以来
TPU の ブロック図は、
- v4/v4i
までです。v5e, v5p, v6e に関しては、公開されていません。
Ironwood は、2コアなので、v4 と比較します。
下記の v4 のブロック図は、 August 29, 2023 に公開された、ServeTheHome の
からの引用です。
Ironwood のブロック図
下記のXの投稿です。図を説明のために引用します。
Google presents for the first time ever their TPUv7 block diagram at hot chips conference. TPUv7 (formerly known as TPUv6p, internally called ghostfish) has 8 stacks of HBM3e memory, 4 medium size systolic arrays and be connected in a 3D torus with a scale up world size of up to… pic.twitter.com/us3fnpw3r9
— SemiAnalysis (@SemiAnalysis_) 2025年8月26日
上記の v4 との違いは、Ironwood は、Chiplet にて、Compute die x 2 + I/O die x 1 の構成になっています。
- TensorCore の数は、同じで2つです。
- ただし、TensorCore内のMXUの数は、4つから2つになっています。これは、MXUのサイズが128x128 => 256x256 になり、4倍の性能になったためです。
- Sparse Core の数は、同じで４つです。
- HBMのポートは4つ(2 Chip)から8つ(4 Chip)になっています。
- PCIe Gen5 x16 は、I/O die ではなく、Compute die についています。2つの Compute die の内、1つのdie の PCIe I/F のみを使っているようです。
- PCIe Gen2 x 1 を gBMC との接続に用意しています。
おわりに
v4 にあった、CMEMはどうなったんでしょうか。LLMのようなものでは、CMEM (Scratch Pad) って、効果がないのでしょうか？
誰か教えてください。
Norm Jouppi さんが発表されたんですね。
My Google colleagues Norm Jouppi & Sridhar Lakshmanamurthy gave a talk today at Hot Chips on TPUv7 ("Ironwood").
— Jeff Dean (@JeffDean) 2025年8月27日
The TPUv7 system offers 9216 chips / pod (42.5 exaflops of fp8), but we can scale across many of these pods to provide multiple zettaflops. https://t.co/atlB2lgArc
Sridhar Lakshmanamurthy san は、Linkedin によると、2020年8月に Intel から Join、NNP-I の開発に携わっていたエンジニアから、現在は Director Silicon のようです。
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