2009-12-09 SystemVerilog ： SV-2009 New Features、Default Inputs For Module/Interface Ports SystemVerilog #技術職 Verification Engineerの戯言 : SystemVerilogの世界へようこそ モジュールのインターフェースの入力ポートに対して、デフォルト値が設定できるようになりました。 input logic enable = '1 のように 検証、Verification、SystemVerilog
