Introduction to VMM 1.2 を見ました(その3)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

    Simulation Phasing and Factories in the VMM 1.2, JL Gray, Verilab

を見ました。

JL Grayさんのプレゼンテーションです。
日本でのプレゼンテーションと同じものを使っています。
(ただし、日本でももっと多くのものについて、説明がありましたが)

    Timeline, Phase, Thread
    Expliciting Phases
    Implicit Phasing
    vmm_group, vmm_timeline, vmm_simulation
    Implicit vs. Explicit in the VMM (vmm_simulation vs. vmm_env)
    Insert a Phase to Test Timeline
    Delate a Phase from a Timeline
    Jump a Phase
    Adding Timelines
    Implicit -> Explicit phasing
    ...  
    Factory

そういえば、Factoryが一番最初だったような。。

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual