&& と &

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

をありえないない話ではないが、Verilog HDLにおいて

　　・論理   AND : &&
　　・ビット AND : &

を間違えると、どうなるか？

これについて、
Sledgehammer to crack a nut? – Use right tools for right class of design errors/bugsに
書いてあります。

その対策は、LINTを使うこと。

ここで使っているLINTは、なんと、ALDECのALINTです。

なお、AldecのRiviera-PROには、ALINTの機能が含まれてるようです。

検証、Verification、Aldec