UVM Express

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

UVM Connectと同時にVerification AcademyにアップされたUVM Express。
サイトの情報によると、

　　・Do you have a full-time verification lead ?
　　・Do you have separate verification and design teams ?
　　・Are you already using a High-Level Verification Language ?

のいずれかが、Noであれば、UVM Expressを使うことを考えるべき？ということです。

UVM Expressでは、次の3つのステップでUVMを使っていくための準備をします。

　　・Writing BFM Tests
　　・Functional Coverage
　　・Constrained Random

BFMを使ったテスト記述は特に目新しくはありませんが、SystemVerilogのinterfaceを利用するというものです。
SystemVerilogでは、BFMにinterfaceを使うのはごく普通のことです。
これができれば、その後の2つのステップが容易になるということです。

ドキュメントと例題は、Verification Academyのアカウントが必要です。
また、説明用のビデオも同じくアカウントが必要です。このビデオ、iPadでも見られました。

UVMは難しいと思っているあなた、是非、UVM Expressをチャックしてみてください。
最初のステップである、Writing BFM Testsだけでもいいかもしれません。

検証、Verification、UVM、Mentor