シミュレーションパフォーマンスを改善するための５つのTip

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Cadenceのブログ：Webinar: Speeding UVM SystemVerilog Simulation With Software Engineering Techniquesでは、シミュレーションのパフォーマンスについて書かれています。

引用
    1.      Static vs Dynamic Classes
    2.      Know the Class Hierarchy
    3.      Track Class and Data Handles
    4.      Thread Pool vs. Create/Destroy
    5.      Unforeseen Library Overhead

シミュレーションのパフォーマンスを上げるために、コードを修正する勇気があるか？
それがポイントです。

開発の早い時期にパフォーマンス改善をやっておけば、
その後のメリットは大きいので是非、IP(モジュール)開発時にトライした方がいいですね。

Webinar：Archived Webinar: “Excellerating” UVM – Tuning Your UVM Environment for Maximum Performanceを見れば、もっといろいろなこと知ることができるかもしれませんよ。

検証、Verification、UVM、Cadence