富士通のDPU - Vengineerの妄想(準備期間)

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

復習：安藤さんの記事：ISC2017 - 富士通のAIエンジン「Deep Learning Unit(DLU)」

　・Inter-chip I/F
　・HBM2

　・The 1st Generation
    Needs Host CPU
    Inter-DLU Direct Connectio

　・The 2nd Generation
    Embedded Host CPU

  ・The 3rd Generation 
    Neuro Computing
    Combinational Optimization Architecture

Fujitsu HPC and AI Processorsの方が詳しい。

富士通のディープラーニング高速化技術のご紹介

そして、先日の「富士通フォーラム2018 東京」（2018年5月17～18日、東京国際フォーラム）に展示されたもの。

富士通のAIプロセッサ、演算精度とμアーキに工夫

引用
　・複数のDLUを接続するためのインターコネクトとしてスーパーコンピュータ（スパコン）京の「Tofu」を
　　応用したネットワークを採用する

　・DL-INTを導入する

　・ディープラーニング処理のみに特化した小規模な計算コア「DPU（Deep learning Processing Unit）」と、
　　DPUやメモリの制御を行う「マスターコア」の2種類を実装するヘテロジニアスコアのマイクロアーキテクチャを採用

　・第1世代DLUの市場投入について、
　　現時点では「チップの形で出すか、PCI Expressなどのインタフェースを持つ
　　（既存サーバやコンピュータに後付け可能な）アクセラレーターカードの形で出すか未定」（同社担当者）とするが、
　　リリース時期は2019年3月ごろを目標としている。

　・第2世代以降の開発についても示唆しており、第2世代以降ではホストCPUにDLUを組み込むことなどを予定している。