2007-08-07から1日間の記事一覧
Verification Engineerの戯言 Verilog HDLでは、 module module_name( .... ); endmodule // module_name のように、コメントを使って、endmoduleの後に、モジュール名を書くことでこのmoduleが どのモジュールに対応するかをわかりやすくすることができまし…
Verification Engineerの戯言 Verilog HDLでは、 module module_name( .... ); endmodule // module_name のように、コメントを使って、endmoduleの後に、モジュール名を書くことでこのmoduleが どのモジュールに対応するかをわかりやすくすることができまし…