2009-08-28から1日間の記事一覧
Verification Engineerの戯言 Bluespec SystemVerilogには、finite state machine(FSM)を定義するのに便利なStmtFSMパッケージというのがあるんです。 StmtFSMパッケージには、次のようなインターフェースが定義されています。 ・FSM ・One FSMインターフェ…
Verification Engineerの戯言 Bluespec SystemVerilogには、finite state machine(FSM)を定義するのに便利なStmtFSMパッケージというのがあるんです。 StmtFSMパッケージには、次のようなインターフェースが定義されています。 ・FSM ・One FSMインターフェ…