マルチコア/RISC-V
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Cadenceのサイトでも、RISC-Vが取り上げられています。今年のDACからですね。 Breakfast Bytes Blogs書いているPaul Mcleelanさん。前職がSemiWikiで、V…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chisel3 Chisel3は、Chisel2よりもモジュラリティが良くなったんだって。 Chisel3からVerilog HDLへの変換は、 ・Chisel3 (Scala) を FIRRTL ("Chisel R…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chisel ビデオ：Chisel Quick Tutorial - 1st RISC-V Bootcamp Chiselは、UC Berkeleyで開発されたオープンソースのhardware construction languageです…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった The Berkeley Out-of-Order Machine (BOOM): An Industry-Competitive, Synthesizable, Parameterized RISC-V Processor 2nd RISC-V Workshopのビデオ R…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった IoT processor beats Cortex-M, claims startupにあるGAP8というチップ。 昨日このブログでも紹介したPLUPベースの模様。 It will include eight such c…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週は、 来年のDesign Solution Forumの特別セッションで取り上げる予定の RISC-Vについて、 いろいろと調べたものをアップしたいと思います。 Swiss o…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Rochet Chip Generator Rocket Chipのビルドと同じように。 The Berkeley Out-of-Order Machine (BOOM) Design Speci cation BOOMをビルドしてみる。 Pa…
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週の金曜日のDesign Solution Forum 2016は、過去最高の事前申し込み者および入場者になりました。 ありがとうございました。 春からのディープラーニングブームというか、バブル…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OpenSoCFabric Z-scale Rocket Chip と調べてみたら、RISC-Vって、もしかしたら、これから、来るかも？ ARMがSoftbankに買収されなかったら、そんなこと…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のZ-scaleにも出てきたRocket Chipを調べてみた。 LBL-CoDExのGithubのREADME.mdに従って、 最初に、riscv-toolsディレクトリで、 $ git submodule …
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のOpenSoCFabricの資料、Emulating Future HPC SoC Architectures Using RISC-V, RISC-V Workshop January 5, 2016 –Redwood City, CAに13頁に載っ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで拾ったOpenSoCFabricを調べてみました。 AXIベースのFabricで、 Chiselで記述されていて、C++機能モデルとVerilog HDLへの出力が可能。 Github…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった RISC-V Software Ecosystemのp.18に、 引用 OpenCL Support for RISC-V ・Clang frontend + pocl OpenCL library ・LLVM RISC-V backend ・Full support…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ARMがx86に変わってCPUの世界で主流になろうとしている。 先週、RISC-Vがちょっとした話題になった。 EEtimesの記事、RISC-V: An Open Standard for SoC…
