VHDL 2019

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 

EDAPlaygroudのツイートで知った VHDL 2019

Here are two VHDL-2019 examples: https://t.co/MZejeKuHI1 and https://t.co/xXbUgy7aAX .

— EDA Playground (@EDAPlayground) 2020年8月22日

 Google 君に聞いたら、出てきた。

standards.ieee.org

この前が IEEE 1076-2008 なので11年も前。確か、IEEEって、3年とか5年にUpdateするんですがね。

VHDL 2019について書いてあるもの

What's new in VHDL 2019?

WHAT’S NEW IN VHDL-2019

この記事にあったのが、これ。

Here are some highlights of the upcoming VHDL-2019 revision:

• Interfaces
• Garbage collection
• 64-bit integers
• Conditional analysis
• Shared variables on entities
• Generics on protected types
• Generics on subprograms
• Partially connected vectors in port maps

interfaces を導入ーーーー。

VHDL-2019 Interfaces & OSVVM Interfaces

まあ、使うことは無いと思いますが、記録として。