もう11月ですね。今年も残り2か月ですね。
はじめに
Twitter に流れてきた AMD の Zen 5世代のEPYCのコードネームである、Turin 。
記録として残します。
復習、Rome/Milan/Genoa/Bergamo
現在のTSMC 7nmのZen 3世代の Rome/Milan が 8 CPU die (CCD : CPU chiplet die)で 64コア。Milan-Xは CCDにCacheを3Dで積層したものなんでコア数は同じ。
これに対して、TSMC 5nm の Zen 4世代の Genoa は 12 CPU die で 96コア。I/O Chip が変更され 、12 CPU die の接続ができ、メモリもDDR4からDDR5にアップグレード。 上記の記事では、Genoaだけでなく、Bergamo (128コア)があるようなので、I/O Chip は 12 CPU die だけでなく、16 CPU die も接続できるということなのでしょうかね。 Genoa と Bergamo は AMD SP5ソケットなので、I/Oは同じなんでしょうね。
Zen 3 世代の I/O Chip は Globa Foundriesの 14nm で製造。 この記事を読むと、AMDはGlobal Foundriesから2022年から2024年に16憶ドルの半導体を購入するとあるのですが、まだ2021年です。。。
Zen 2のRome/MilanからPackageが大きくなるので、I/O Chipが大きくなっても問題ないと思いますが、8 が 16 になるとI/O数が増えちゃんですがどうなんでしょうか？
I/O Chip の die shot の写真がここ(Wikipedia)にあったので、説明のために引用します。
写真の長手方向に4か所、CPU chiplet die への I/O が並んでいます。die の周辺になりますが、2列になっていますね。(長辺の上下の真ん中は、PCIe ですね) この I/O Chip ではメモリ(DDR4)は、8チャネルですが、Zen 4 では12チャネルになるようです。112チャネルということは、短辺に6チェンネルになるということですね。
Turin
TSMC 3nm で 196コア、256コア
Zen 4 世代の I/O chip を Zen 5世代で使うとなると、12 CPU die と 16 CPU die になり、CPU chiplet die には 16コアという構成になるんですね。
7nm で 8コアが実現できているので、2世代新しくなった 3nm では倍の 16コアを実現できそう。あとは動作周波数がどうなるかですね。
おわりに
Ampere Computingを振り返ってみた、でも見てみましたが、AMDは、Zen 5世代によって、Ampere Computing の 128コアに対抗できるようになりますね。
- Intel : Sapphire Rapids は 56コア
- AMD : Rome/Milan (64コア)、Geona (96コア)、Bergamo (128コア)、Turin (196コア/256コア)
- Ampere Computing : Altra (80コア)、Altra Max (128コア)
になり、Intel がコア数で取り残されている感じがしますが、どうなんでしょうか？
