Vengineerの妄想

人生を妄想しています。

Xilinx Vitis の中を調べる(その20)

はじめに

Xilinx Vitis の中を調べるのその20。

今回は、Xilinx Vitis の中を調べる、シリーズの19回分のまとめ

まとめ

例題の内容

C SIMULATION => Run C Simulation で生成されるコード

C SYNTHESIS => Run C Synthesis で生成されるコード

C/RTL COSIMULATION => Run Cosimulation で生成されたファイル simディレクトリの内容

C/RTL cosimulation でのテストベンチの内容

C/RTL cosimulation にて、Random Stall オプションを ONした場合

#pragma の ap_hs を s_axilite 変更

#pragma の ap_hs を m_axi 変更

おわりに

今回の Xilinx Vitis の中を調べるは、薄い本にてリリースする予定です。