はじめに
先日、学んだ、FinFETからGAAになると、
- Ioff（漏れ電流）
- SS（Subthreshold Swing）
- DIBL（Drain Induced Barrier
が大幅に改善されたようですが、
GAA から CFET になると、どうなるのかを、Grok 4.1 さんに聞いてみた
GAAからCFETになると、Ioff/SS/DIBL は、どうなるの？
GAA（Gate-All-Around、ナノシートベース）からCFET（Complementary FET、NMOS/PMOS垂直スタック構造）への移行は、主に密度向上（2倍近く）と回路設計の柔軟性を目的としたもので、静電制御の根本的な強化ではないため、Ioff（漏れ電流）、SS（Subthreshold Swing）、DIBL（Drain Induced Barrier Lowering） の変化は限定的です。以下に、業界論文/レビュー（2025-2026年時点のデータベース）に基づく予測をまとめます。CFETはまだ研究/初期量産段階（TSMC/Intel/Samsungで2027-2030年頃本格化）で、定量データが少ない点に注意。
CFETの全体像（GAA比）
- 基本的な変化点：CFETはGAAのナノシートをベースにNMOS/PMOSを垂直スタックするため、チャネル制御はGAAとほぼ同等。静電制御の強化は少なく、SS/DIBL/Ioffの大幅改善は期待薄
19 </grok:render]。ただし、スタック最適化（例：BOX層挿入、ハイブリッドチャネル）で微改善可能。 - 利点の焦点：面積縮小（CGP半減）とPPA（Power-Performance-Area）向上。漏れ関連パラメータは同等か低減傾向だが、熱問題や寄生容量増加が課題。
- デメリットの可能性：スタックによる熱蓄積でIoffが増えやすい場合あり（変動性考慮時）。
| パラメータ | GAAの典型値（3nm/2nmクラス） | CFETの典型値（シミュ/実験値） | GAA比の変化傾向 | 主な理由・参考 |
|---|---|---|---|---|
| SS (mV/dec) | 65〜70（Boltzmann限界近く） | 65〜75（nFET:75, pFET:73例） | 同等か微悪化（5-10%増のケース） 一部で改善（steep SS報告） |
スタックで電界干渉が増える可能性 |
| DIBL (mV/V) | 40〜50 | 42〜50（nFET:50, pFET:45例） | 同等か微低減（減少報告あり） FinFET比では明確に優位（20-50%低減） |
スタック分離でソース/ドレイン干渉低減 |
| Ioff (A/μm) | 10^{-10}〜10^{-9}レベル | 同等か低減（minimized Ioff報告） | 低減傾向（漏れ低、Ion/Ioff 6桁以上） 変動性で増大リスクあり |
優れたゲート制御で低漏れ維持 |
詳細説明（なぜこの変化？）
- SSの変化：GAAすでに理想値近くなので、CFETでさらに下げる余地少ない。スタックによるNMOS/PMOS干渉でSSがやや悪化するシミュ報告あり
13 </grok:render]（例：Fin幅減少でSS低減だが、GAA比微妙）。ただ、2D材料（MoS2/WSe2）使用のCFETでチャネルスケーリング限界突破と改善例あり14 </grok:render]。 - DIBLの変化：GAAの全周囲制御を継承し、スタックで追加の障壁（BOX層）が入るため微低減
0 </grok:render]。FinFET比では明確に優位（DIBL 42 mV/V例 vs FinFETの70+）19 </grok:render]。 - Ioffの変化：SS/DIBL同等なのでIoffも同等基調だが、低漏れ設計（例：VTH増加）で最小化可能
13 </grok:render]。全体でIon/Ioff比向上（高駆動・低漏れ）23 </grok:render]。ただ、デザイン時/ランタイム変動（熱、プロセスばらつき）でIoff増大リスクあり21 </grok:render]（SRAM信頼性低下）。
一言まとめ
GAAからCFETになると、Ioff/SS/DIBLは基本的に同等レベルを維持（微改善の報告多数）で、大幅低減は期待しにくい。CFETの真価は密度/回路効率向上にあり、漏れ関連はGAAの強みを継承しつつ最適化次第。
おわりに
GAA => CFET になると、
- 密度/回路効率向上
が目的なんだね。。。
