Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

HLS : STMicroの事例

Verification Engineerの戯言

メンターのブログ:Thomas Bollaert’s Blog A Rythmic Measure of Successでは、
STmicroelectronicsの事例が載っています。
PDFファイルは、Catapult C Synthesis Shines a Light on STMicroelectronics Imaging Challenges

このPDFでは、過去4年間に11のデザインをHLSでテープアウトに成功した。
開発期間の40~50%削減できている。最近では、昔の5倍の生産性を達成している。

IPの記述レベルがRTLからCレベルに変更になり、レビューやIPの理解がし易くなった。
設計者は機能に集中でき、実装の詳細についてのほとんどはツールが自動で行える。
IPの変更はCレベルで行える。

P.S
実は、今日、Catapult User Forumに行ってきて、STmicroの事例は一番最初に紹介していました。
午前はメンターのセッション、午後はユーザ事例が3件、ありました。
    発表順

    富士通九州ネットワークテクノロジー日立製作所
    カシオ計算機
午後は日経EDA Onlineの小島さんも
「動作合成のメリットは生産性の向上だけではない」,富士通QNETが動作合成の適用経緯を発表:2009/10/24 00:13にアップ
各事例については、おいおいと、

検証、Verification、HLS

P.S
メンターのセミナールームのある20階から夜の品川駅周辺を眺めたが、何ともいえない感じがしました。
ひとりで「ぼーと」しながら、ビール片手に、ゆっくりと眺めるのもいいかなー。