Verilog - Vengineerの妄想(準備期間)

これは HDL Advent Calendar 2013 の 14日目の記事です。

最近、Verification関連のブログを書いていない@Vengineerです。

TwitterのTL、Verilog 書かないと、とか、ありますが、
VerilogはHDLではありません。Verilogはシミュレータです。
また、Verilogはケイデンスの登録商標です。

詳しくは、CQ出版社の「SystemVerilog設計スタートアップ」の
「Appendix　SystemVerilogクロニクル」に詳しく書かれています。
ここも

ただそれだけです。としたら、すぐ終わってしまいました。

おっと、ケイデンスのブログ、
Q&A: Phil Moorby, Verilog Inventor and Cadence Fellow, Sees a Parallel Future
になんと、Verilog HDL、Verilog-XLの開発者のPhi Moorbyさんのインタビューが載りました。
(昔、CoDesignのセミナーで来日したPhi Moorbyさんのプレゼンを聞きに行った時に、Verilog HDL本を忘れて、サインをもらえなかったのを思い出しました)
桜井さんのよもやま話にもPhilさんのことが載っています。

Verilog-XLもシミュレータです。
あたしがVerilog HDLを書き始めた時は既にVerilog-XLでした。

つまらないことを書きましたが、
書くのは、Verilogではなく、Verilog HDLです。ただそれだけです。

ちなみに、http://www.verilog.com/というのもあります。

検証、Verification、Verilog HDL