LeFlow

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Twitterで流れてきたので

あたしの日曜日のツイート

TensorFlowのPythonコードがVerilog HDLになるぞ。
LeFlowは、
TensorFlow XLAでデバイスをXLA_CPUにして、LLVM IRに出力して、LegUpを利用して、LLVM IRを読み込み、Verilog HDLに出力する。
TensorFow XLAのCPUコードに多少のパッチをあてるが、修正の必要無し。
LegUpのソースコードの修正も無し。

その LeFlow を調べました。TensorFlow XLA => LegUP って、感じ。

Enabling Flexible FPGA High-Level Synthesis of Tensorflow Deep Neural Networks

論文 : https://arxiv.org/abs/1807.05317

Submitted on 14 Jul 2018

github : https://github.com/danielholanda/LeFlow

最適化
　XLAの最適化無しのLLVM IRを使って、LegUpで最適化を行う。

Slideshareにまとめたのをアップしておきました。

LeFlow : Enabling Flexible FPGA High-Level Synthesis of Tensorflow Deep Neural Networ

おまけのツイート

LeFlowは、TensorFlow XLAに目を付けたという点でポイントが高い！
おまけに、XLAのソースコードにはほとんど手を付けていない(2つのファイルのみ変更)。
そして、バックエンドのLegUpにも手を付けていない。
TensorFlow XLAの出力するLLVM IR を LegUpが読み込むLLVM IRに変換するツールを作ったこと！

LegUp v5.1の Programmer’s Manual、もしかして、LLVMのBackendについて、詳しく書いてある？