Vengineerの妄想

人生を妄想しています。

Qualcomm X Elite の C2C latecy と die size

はじめに

Xに下記の投稿が流れてきました。

画像が無くなると説明できないので、画像を説明のために引用します。

これを見る限り、3つのブロックになっているっぽいです。ブロック間での アクセスレイテンシーは同じぐらいですが、

  • 同一ブロック内
  • 他のブロック、その1
  • 他のブロック、その2

そのブロック、その1、その2では、何となく、値が違いますね。。。

X Eliteって、X1E-80-100 という型番なんですね。

Die shot を眺めてみる

画像が無くなると説明できないので、画像を説明のために引用します。

この DIe shot をみると

  • 左側に2ブロック
  • 右側に1ブロック

あります。

によって、ちょっと時間が違うんでは?

と思います。

おわりに

各ブロック内には、L2 Cache (12MB) があります。そして、System Level Cache が 6MB 。。。あれ、L2 Cache より小さいですね。。。。

このような構成でも、性能出るのですかね。

最初のC2C Latencyの図(表)を見て、なんでだろうと思いましたが、Die shot を見て、その理由が分かりました。

あー、すっきり、しました。。。

おわりに