はじめに
TSMCのCoWoSの需要がひっ迫していますね。
現在は、2 compute die + 8 HBM3e の構成ですね。
3.3-rectile と言うもののようです。
5.5-rectile => 9 rectileへ
下記の記事によると、
- N3/N2 SoIC : 5.5-rectile / 12 HBM4
- A16 SoIC : 9-rectile / >= 12 HBM4
とあります。
下記のブログの時は、CoWoS-L にて、
- 2026 : 5.5-ret., 12x HBM (> 100 x 100 mm substrate)
- 2027 : >= 8-rec. 12x HBM (> 120 x 120 substrate)
となっていました。
8-rec. => 9-rec. になっていますね。
上記のブログにも Broadcom の謎の 4 x compute die + 12 x HBM の写真が載っています。
TSMCは、2026年とありますが、Broadcom は 2024年には試作を完成したということなんでしょうかね。。。
おわりに
レチクルの制限は現在、EUV リソグラフィーの最大 858 mm² に基づいています。これ以上はできないので、CoWoS にて、複数の Die にて1つのパッケージに入れます。
しかしながら、下記の記事では、
高NA EUVでは、開口数により露光あたりの面積が半分になります。 長方形の限界、つまり製造可能なチップの最大サイズは、現在の 26 x 33 mm (858 mm²) から 26 x 16.5 mm (429 mm²) に半分になります。
とあります。
え、半分になっちゃうんだ。
そうなら、下記のパッケージは、高NA EUV を見込んで作っているのなら、凄いですね。あ、AMDもMI300X/Cで4つのCompute Dieになっていますね。。。。。。
