VMM ： PortとExport

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

PortとExportは、SystemC 2.1で導入されたもの。VMM 1.2では、OSCIのTLM-2.0をサポートしているので、PortとExportもサポートしています。
では、どのような記述になるのか？それを説明しているのが、The Curious World of Ports and Exports in VMM 1.2です。

    Port   : vmm_tlm_b_transport_port   #(producer, my_tx) m_port;
    Export : vmm_tlm_b_transport_export #(consumer, my_tx) m_export; 

のようになります。

Port/Exportのバインドは、connect_ph関数(VMM 1.2で関数名が変わりました)で行います。

    virtual function void connect_ph;
        m_producer.m_port.tlm_bind( m_consumer.m_export );
    endfunction 

SystemCでTLM-2.0を使っているのであれば、それほど問題は無いでしょう！
また、VMM 1.2のTLM-2.0をマスターすれば、SystemCのTLM-2.0も使えるようになるわけです。

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual